在实际的电路系统中,芯片的输入阻抗---,因此对单电阻形式来说,负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50ω,则r值为50ω。如果信号的高电平为5v,则信号的静态电流将达到100ma。由于典型的ttl或cmos电路的驱动能力很小,这种单电阻的并联匹配方式很少出现在这些电路中。
例如浇花的软管突然被踩住,造成软管两端都出现异常,正好可说明上述特性阻抗匹配---的问题。4.3 阻抗匹配---造成杂讯。上述部分讯号能量的反弹,将造成原来---品质的方波讯号,立即出现异常的变形(即发生高准位向上的overshoot
用术语说就是正确执行指令,减少杂讯干扰,避免错误动作”。一旦彼此未能匹配时,则必将会有少许能量回头朝向“发送端”反弹,进而形成反射杂讯(noise)的烦恼。传输线本身的特性阻抗(z0)被设计者订定为28ohm时,则终端控管的接地的电阻器(zt)也必须是28ohm
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